第4回分
この高速化によって，演算時間がどれくらい短縮されるのですか．体感できるのですか．
CLAであれば、理論上は桁数に比例せずに一定の演算時間ですから、
例えば4桁であれば、RCAの4倍、ということになります。
BCLAのことであれば、
O(n)→O(log n)ですから、桁数が多いほど、劇的ですね。
例えばn=32であれば、32→5で、6倍程度になります。
どの論理ゲートも入力数の限界は同じくらいですか．どれくらいが現実的ですか．多段にした方がよいのでしょうか．
経験的に、4入力程度が現実的のような気はします。
多入力の論理ゲートを使用すると遅延時間が長くなる理由はなんですか．
CMOSでの論理ゲートの回路構成を考えるとわかるのですが、
入力数が多いほど、出力の充放電経路で直列につながるトランジスタ数が
増えるので、充放電経路の抵抗が大きくなるため、です。
◎演算の真理値表はどうなりますか．
それは求めてみましょう。
◎によって多項演算になったら，クリティカルパスが長くなるのではないでしょうか．
まったくそのとおりですが、次回紹介するように、
演算の段数を減らす構成をとることができるので、
結果として劇的に高速になります。
◎は一般的には用いられないですよね．
普通◎の演算をしなくてもよいのですか．
BCLA以外では見たことがないですね。
2進桁上げ先見加算の演算の方式がよく分からないので詳しく聞きたいです．
それはノートを見返してみましょう。
桁数が多い時のCLAと，RCAでは遅延時間の差はほとんどないのですか．
いえ、逆で、桁数が多いほど、CLAによる速度向上の効果は大きくなります。
CLAのメリットは何ですか．これ以上改善できないのですか．
論理上と現実では，CLAの演算にかかる時間が違うということですか．
理論的には演算速度が桁数に関係なく一定であることですが、
現実的には4桁程度までしか使えないので、
BCLAなどの方式があります。
CLAで桁数が多くなった時，具体的にどれだけ遅延時間が増えるのですか．何桁でも最速ですか．
CMOS論理ゲートのトランジスタ数などにも依存するので
一概にはいえませんので、次回紹介する例などを参考にしてください。
CLAにおいてC-1を接続する理由がわからなかった．
最下位のP0とANDをとる相手としてC-1が必要なので、
形式的にC-1=0としておきます。
CLAは実際に用いられているのですか．用いられているなら何桁くらいまでですか．
4桁程度が現実的ですね。
CLAで4桁の加算器が必要な時C-1=0として回路を単純化してしまうことはいいのですか．
少しは回路が単純化できそうですね。
4〜8桁程度のCLAを一まとまりにして，それをRCA風につなげば作成も容易で早くなるのではないですか．
まったくそのとおりです。
そのような構成で多ビットの加算器をつくる作り方もあります。
BCLAの仕組みについて詳しく知りたいです．
それは次回に詳しく・・・
BCLAでC-2を0としたときは，次の式が成り立たないですが0でも計算できるのが疑問に思った．
全体の式自体は求められるのですが、
◎演算が規則的にならないので、回路構成上は、
あまりうれしくないですね。
Cnのところがよくわからなかった．
もう一度ノートを見返してみましょう。
各CnをAn，Bnのみから求めることで遅延時間にどれくらい差が出るのですか．回路を複雑にしてまで時間を短くするのですか．
具体的な比較例は次回(か次々回)紹介しますが、
けっこう速くなります。
全体のシステム設計の中で、速度をどうしてもあげたい、
ということは多いので、回路を複雑にしても、高速化を図ることが
多いですね。
見かけの計算手順が減っているように見えるが，回路が複雑だと速度が上がっているように思えない．半加算器とループで実行した方が効率的で早いのでは．
ループで実行する場合は、結果として、最高でもRCAと同じになりますね。
G-1+Q-1=g-1+q-1がよく分かりません．gn，qnを使ってなにをしたかったのですか．
それは次回詳しく・・・
G-1など負の場合(0より以前の場合)が出てきますが，現実の計算機でG-1などは認識できるのですか．
認識、というか、回路をつくるときに、便宜上、添字がマイナスの
入力名、をつくっておく、ということです。
そうすることで回路構成が規則的になるので、好都合です。
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