第8回分
第7回配布資料の図4.11にあるGR0のGは何を表しているのですか？
※要調査
VLIWの128bitを超える命令というのがイメージできないので、見てみたい。
どこかに実物のデータシートがあるといいのですが・・・
VLIWでは、複数の命令を同時に実行すると、その命令がどの演算器を使うあらかじめ決めておく必要があると思う。演算器を増やす必要がありますか？
それはプロセッサの設計時の方針しだい、でしょうね。
マルチコア方式より先はないと言われましたが、現在より優れた方式は見つかっていないのですか？
いろいろと小細工は考えられているようですが、
根本的な解決は、まだなさそうな雰囲気です。
並列処理化のマルチスレッド化でA→B→C→A→…の図が何を意味しているかよくわからなかった。
A、B、Cが、同時に実行されている(ように見える)プログラム、と
考えてください。
メモリの速度にMPU の速度を合わせれば、両者の処理時間の差が縮まってバランスのとれた処理ができると思いました。マルチコアにしても性能は落ちますか？
前者のご指摘はごもっともなのですが、
メモリのほうの都合(制限)は、なかなかつらそうです。
また後者は、マルチコアの、コアの数に比例しては性能は増えない、
というだけのことで、少なくと性能が落ちることはないでしょうね。
メモリの構成のところで、全メモリ数が2^(n+m)になるのはなぜですか？n行m列のメモリセルが並んでいるのだからm+nでは？
あいまいですいませんでした。
n行m列ではなく、2^n行2^m列、つまり行・列のアドレスがそれぞれnビット、
mビット、という意味です。
CPUはあとどのくらい安くなりますか？
半導体のスケーリングの盲点なのですが、
機能単価は下がっても、価格は、ほぼ材料のシリコンの面積で
決まるので、それほど価格自体は下がらないんですよね。
メモリは2次元に記憶しているとのことですが、3次元に拡張することは技術的に無理なのですか？
ご指摘のように、そのような研究はあります。
ただ、技術的に3次元的に回路を作るのは、なかなか難しいようです。
SRAMで1度に複数ビットを扱いたい場合はどうしたらいいですか？
それは残念ながら原理的に無理でしょうね。
1セルで1ビット、です。
SRAMについて、DL、/DL両方を書き込んだり読み出したりする必要はあるのか？DL、/DL両方を使うためか？それとも安定のためか？
安定と高速化のため、という理解でよいと思います。
行を選択する方法と列を選択する方法は違うと思っていていいのですか？
そうですね。
ただnビット→2^n本のデコーダが必要、という点は共通しています。
インバータに中途半端な電位がはいることはありますか？
可能性としては否定できません。(メタステーブル状態と呼ぶ)
が、実際には、十分動作の余裕(マージン)をとった設計をするので、
そういうことはおこらないようにしています。
V1=R1/(R1+R2)×VDD＞VTとなるように設計するということですか？
基本的にはそういうことです。
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