第2回分
HDL全般
全加算器のVHDL記述で、coの定義をしている行は、最後に書いたほうがいいのでは？
今日は詳しく触れませんでしたが、HDLでの回路の記述は、
記述の順序は関係ありません。
最終的に、何がどのように「接続されているか」を
記述するものですので、それから作られる回路は、同じになります。
VHDLの開発環境は自分のPCに入れられますか？
この講義では、Xilinxというメーカの
ISEという
設計アプリを使います。
4Fの演習室にも入っていますが、フリー版ですので、
もちろん自分のPCでも使えます。
半加算器の回路を簡略化しなかったのは、全加算器で使うことを考えて、ですか？
いえ、簡略化は、最終的な回路に(自動的に)変換するときに、
勝手にやってくれるので、設計する人(自分)が苦労しなくても
いいですよ、ということです。
いまいちVHDLの文法がわからない
今は細かい文法はあまり気にしないで、
書いてあることのポイント・流れだけ、注目しておいてください。
HDLの方が難解のように思える
まだ慣れていないから、じゃないですかね。
特に大きな回路を作ろうとすると、HDLのありがたみがよくわかると思います。
HDLを使った設計のデメリットはなんでしょう？
最終的な回路への変換(論理合成)を、自動で行うため、
必ずしも「ベストな回路」が作られないことがある、
というあたりでしょうか。
(人間が、カルノー図などを駆使して設計したほうが、
回路規模が小さい回路ができる場合もあります)
HDLは主に回路設計に使われるものなんでしょうか？他の言語と比べての特徴は？
HDLは、その名前のとおり、論理回路を設計するための言語ですね。
HDLの1つであるVHDLの、もう1つのVerilogHDLと比べた特徴、という意味であれば、
VHDLの方が文法が厳格で、あいまいな記述がしにくいため、
自分が意図したとおりの回路を得やすい、というあたりでしょうか。
VHDLではEXORは使えないんでしょうか？
xorという演算子でできます。
トップダウン設計というものがいまいちよくわからない
次回以降、実例を交えてみていくことにしましょう。
その他
積和標準形って何でしたっけ？
ブール式を、複数の積項(「a・b・c」など)の和(論理和)の形
(たとえば「a・b+c・d」)であらわす書き方、のことです。
半加算器は、はぜ「半」加算器？
筆算の途中の桁で必要な、下の桁からの繰り上がりを含めた
3つの数の加算ができないので、加算器としては半人前、という意味で、
半加算器、といいます。
早く設計をやってみたいです
次回の後半で、やってみることにしましょう。
演習問題のようなものを交えて欲しい
今回は、HDLの導入だったので、解説が中心でしたが、
次回からは、特に実機での演習を交えていきたいと思います。
ビデオがおもしろかった
それはよかったです。
授業はプリントとノートを中心で進めますか？
その予定です。
テストは難しいですか？
テスト勉強はどうやればいいでしょう？
さあどうでしょう・・・
一応
過去問は
あげてありますので、ご参考までに・・・
できれば休憩を入れて欲しいです
そうですね、次回からは入れるようにしたいと思います。
声が聞き取りにくいので、もう少しはっきり話してください
そんなに何回もあやまらなくてていいです
こちら、失礼しました・・・気をつけるようにします。
(って、ここでもあやまってますね・・・)
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