DRAMは、1個のコンデンサによって1ビットの記憶を行い、
コンデンサに蓄えられる電荷の有無によって、
1/0を記憶します。
そしてコンデンサの電荷の有無を、スイッチとして働く
nMOSトランジスタによってコンデンサをデータ線DLに
接続して、電圧変化として値を読み取ります。
DRAMでは、次の図のように、SRAMよりも小さい回路で1ビットの記憶が
実現されてきています。
(「VLSI工学-基礎・設計編-」(岩田、コロナ社)p.78より)
ただし微細化・大容量化に伴い、一般に1ビット分のコンデンサの
容量が小さくなるため、後ほどみるように、記憶動作が困難に
なります。
そこで、次の図のように、1ビット分のコンデンサの容量を増やす工夫が、
多く取り入れられています。
(「VLSI工学-基礎・設計編-」(岩田、コロナ社)p.79より)
主なものは、コンデンサを構成する電極を、下方向の溝に掘ったり(トレンチ
セル)、上方向に積み上げる(スタックセル)ことで電極面積を稼ぐ方法や、
コンデンサの電極間の誘電体に、誘電率が高い材料を用いる方法、が
取り入れられています。
vo(1) = (C VC + CD VDP) / (C + CD) = VDP + C (VC - VDP) / (C + CD)
メモリセルが記憶している値が"0"の場合は、この式でVC=0 とすればいいので、このときのデータ線DLの電圧vo(0)は次のように求められます。
vo(0) = (CD VDP) / (C + CD) = VDP - C VDP / (C + CD)
この両者の差が、"1"と"0"を読み出すときの差になるわけですが、 これらの式からわかるように、両者の差は、Cが小さいほど、 またCDLが大きいほど、小さくなります。 一般に、メモリの大容量化に伴い、1ビット分のセル面積は 小さくなりますので、Cは小さくなる傾向にあり、 また大容量化に伴って、1本のデータ線DLにつながるメモリセルの数は 増える傾ため、CDLも増加する傾向にあります。 すなわち、この両者の差が、大容量化に伴って、 どんどん小さくなっていくことになります。 そのため、DRAMの読み出し速度は、一般に大容量化に伴って 困難となります。
実際の読み出し動作の手順をみてみましょう。
(「VLSI工学-基礎・設計編-」(岩田、コロナ社)p.78より)
まずプリチャージ信号PREを0にして、データ線DLと、もう1本のデータ線/DLを
同電位VDPにプリチャージします。
その後、読み出しを行うセルがある行のワード線WLを1にして、
データ線DLの電位を変化させますが、
読み出す値が"1"のときはvo(1)＞VDP、
読み出す値が"0"のときはvo(0)＜VDPとなります。
(VC＞VDPのため)
また/DLは電荷の放電は起こらないので、その電位はVDPのまま
変わりません。
この両者の微小な差を、センスアンプと呼ばれる回路で 増幅します。 これは、2個のインバータを向かい合わせたSRAMのメモリセルのような 回路で、読み出し動作のときにSP=VDL、SN=0とすると、 DL, /DLで電位が少しでも高いほうが、電圧がVDLとなり、 低いほうは0に、差が増幅されます。