第8・9回: 実習(4・5): FPGAへの論理回路の実装(ステートマシン)

全体構成

• timer_top : トップ階層。スイッチ、LED、クロック信号(50MHz)を接続
• timer : 前回設計したタイマ
• div1s : 分周回路。1Hzのクロックを生成する。

入力

出力

• カウンタの出力(12bit)
• カウント終了(done)

プロジェクトの作成・動作

• File→New Projectで、新しいプロジェクトの作成を開始します。 プロジェクト名は"timer_top"としておきましょう。
• "Create a new source"(新規にファイルを作る)の画面で、 以下の4つのファイルを作成する。(いずれもVHDL module)
  • timer_top (トップ階層)
  • timer (タイマ全体)
  • datapath (タイマのデータパス)
  • control (タイマの制御部)
  このうちtimer, datapath, controlのVHDLファイルは、 新規作成で作られるひな形に、第7回の資料を 参考に、内容をよく理解しながら記述を追記していくこと。 ※(2013/7/1補足追記)datapathのVHDL記述は、教科書のものが一部間違っているようです。具体的にはsign_extend関数の宣言の戻り値(return)の型の定義が「std_logic_vector」となっていますが正しくは「std_logic_vector(11 downto 0)」です。(2013/7/8訂正)論理合成系依存の問題のようで、Xilinx ISEを使う今回の演習では、冒頭のところで、以下のuse文を書く必要があるようです。

  use IEEE.STD_LOGIC_SIGNED.ALL;
  

  トップ階層のtimer_topは、以下を参考に。 ※微妙にトラップが張ってあるので、内容をよく理解し、 間違いがあれば修正しながらながら入力すること。 また入力信号とスイッチとの対応は自分で決めたものを記述すること。

  ---

  library IEEE;
  use IEEE.STD_LOGIC_1164.ALL;
  use IEEE.STD_LOGIC_ARITH.ALL;
  use IEEE.STD_LOGIC_UNSIGNED.ALL;
  
  entity timer_top is
    port (
      SW: in std_logic_vector(7 downto 0);
      LED: out std_logic_vector(7 downto 0);
      CLK50M: in std_logic
      );
  end timer_top;
  
  architecture Behavioral of timer_top is
    component div1s
      port (
        clk_i, rst : in std_logic;
        clk_o : out std_logic
        );
    end component;
    component timer
      port (
        clk, rst, set, run, s10, s60 : in std_logic;
        done : out std_logic;
        cnt : out std_logic_vector(11 downto 0)
        );
    end component;
    signal rst, clk1s, set, run, s10, s60, done : std_logic;
    signal q : std_logic_vector(11 downto 0);
  
  begin
    set <= ...
    run <= ...
    s10 <= ...
    s60 <= ...
    rst <= ...
    LED <= ...
    itimer : timer port map(clk1s, rst, set, run, s10, s60, done, q);
    idiv : div1s port map(clk_i=>CLK50M, rst=>rst, clk_o=>clk1s);
  end Behavioral;
  

  ---

• "Add Copy of existing sources"では、以下の2つをダウンロード後、追加しておきます。
  • 分周回路div1のVHDL記述ファイルdiv1s.vhd
  • ピン配置指定ファイルsub1_timer.ucf

entity control is
  port(
    clk, rst, set, run, s10, s60, done: in std_logic;
    p10, p60, m1: out std_logic
    state_out : out std_logic_vector(1 downto 0) -- appended
    );
end control;
...
  process (state) begin
    case state is
      when IDLE_ST => state_out <= "00";
      when SET_ST  => state_out <= "01";
      when RUN_ST  => state_out <= "10";
      when DONE_ST => state_out <= "11";
    end case;
  end process;
...

「構成を意識しない記述」によるtimer

7セグメントLEDでの表示