*作業日誌 [#r61719d9]

目次
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//自分のページを追加したい場合は、[[名前/新しいページ名]]または[[./新しいページ名]]という風にしましょう。
//-[[./てすとぺーじ]]

**コメント [#acb70ade]
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*20120410(Tue) [#d503284b]
**第2回Pheniecイメージセンサ試作MTG[#ce79d95a]
イメージセンサ試作では川��、中村と共に画素を担当。~
計画としては18日くらいまででインバータの設計練習終了後、25日くらいまでに画素回路設計完了。

**INV設計練習メモ [#xa7eac4b]
ssh -X kawakami@vlsisv20.ec.t.kanazawa-u.ac.jp~
サーバへログイン。-Xオプションでx-window使えるようになる。~
source /usr/cad/cadence/cshrc.ic5141usr4~
ホームディレクトリにdesign/phenitecを作成。ここで実行~
icfb &~
PDK_105_11Q111.zipをコピー(本日午後に新バージョンへ以降予定)~
unzip~
zipのPW : P6AW~
Tools > Liblary Manager~
PTS06_Rule.pdfがルール~
1204の名前でライブラリ作成~
オプションはデフォルトのC~のやつ~
テクノロジファイルは以下を指定~
/home/kawakami/design/phenitec/PDK_105_11Q111/data/cadence/cadence_IC5/tech/HSL06_TECH.tf~
選択してCell View~
ツールをVirtuosoに~
名前invで作成~
Tools > Display Resource Manager~
/home/kawakami/design/phenitec/PDK_105_11Q111/data/cadence/cadence_IC5/tech/display.drfを選択~
これで色が着く。~
すぐ下のAddを押す~
destination DRFに/home/kawakami/design/phenitec/display.drfを入力。OK押しても反応無いけど大丈夫。~
Option > Displayで最小グリッド設定の必要有るが、今回はデフォルト。それぞれの最小寸法が0.5と0.6だから今回は0.1でOK~
Create > Rectangularで描く(ショートカットキー : r)~
diffでdYを1.2に。dXはまだ不明~
polyでdXをさっきのに重ねて0.6で。dYはまだ不明~
ゲートの上下の出っ張りは0.8~
Edit > Stretchで調整~
コンタクトは0.6x0.6で固定~
コンタクトの上下は0.5以上空けないといけない~
コンタクトとゲートは0.5空けたらいいけど、コンタクトにはメタルを打たないといけないからその分も考慮して...~
コンタクトからメタルは0.3でおk~
メタル間は0.8必要~
しかし2を超えるワイドメタルとする場合は0.6必要~
結論 : 最小寸法に拘らなければコンタクトの周り(コンタクト-メタル間)は0.6おけば安全~
DIFFのまわりにNHDを被せてやっとトランジスタになる。幅0.5以上~
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load "/usr/cad/cadence/IC5141/tools.lnx86/dfII/samples/local/leBindKeys.il"~
これでショートカットキー使える。~
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lib/gdsの中にgdsファイル、もう作られてるサンプルが入ってる。インポート可。例として見とくといい。~
しかしまだ謎レイヤが1つある。先生確認するとのこと。フレームレイヤ？~
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今日の午後にはライブラリ更新予定~
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画素は10ミクロン四方~
W/Lは最小でおk~
画素の注意。内部素子の位置は異なるけど、線の位置は全画素で同じにしないといけない~
電源線、GND、行選択線、列選択線、リセット線の5本ある~
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セレクタ~
NANDしか作れないけらNOTをその後ろに付けないといけない~
いきなりNANDに大きいNOTを付けると負荷容量が大きくなりすぎて動作速度が落ちる~
3つとか5つに分割して、小さいのから段々大きくしてみるといい