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過去の日記†

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2008年08月06日(水)†

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SDRAMの1バイトの書込、読込に成功†

1バイトの下2ビットをロジアナで観測しながら、書込、読込に成功した。
ここまで時間かかったな。。(汗

080805-SDRAM1.JPG

��(バンク0の0行目の)0番地に、DQ1=1、DQ0=0を書込
��1番地に、DQ1=0、DQ0=1を書込
��0番地をREAD、(CASレイテンシ)2クロック後に、DQ1=1、DQ0=0を読込
��1番地も、DQ1=0、DQ0=1を読込

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2008年07月26日†

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シミュレーション波形が1000nsまでしか見られない?→そんなことはないようだ†

ISE WebPACKで、
波形を確認するツールを使うと、
1000nsまでの波形しか見ることができない。

This is a Lite version of ISE Simulator(ISim).

と書いてあるし、機能制限なのだろうか。
テストベンチの、50000行までの制限はあるらしいけど。

どうやら勘違いのようだ。
初期設定では1000nsまでしか見られないが、
以下の所から変更することができた。

080726-Simulation.JPG
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(チルダ)が見えなくなる問題†

ISE標準のエディタを使っていると、~(チルダ)がまったく
見えなくなることがあるようだ。
コピーして、他のエディタで見れば、分かるみたい。

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2008年07月23日(水)†

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xilinxのISE WebPACKから印刷することができない問題?†

印刷しようとしても、印刷できない。
原因不明・・・?

その上、その後プリンタの調子がおかしかった。
他の人まで印刷できなかったり?した。

このソフトが原因かどうかまでは定かではない。

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verilog,正しい論理合成結果が得られない問題†

ステートマシンを書き、状態遷移させるHDLを書いた。
その後、状態に応じた制御信号を出力させた。

最初は、うまく出力されなかった。
どうやらデコード方式のステートマシンが、
ワンホット方式のステートマシンへ最適化されたらしい。
そのときに、出力されるはずの制御信号が、消されたらしい。

原因は、よく分からないが、HDLを書き換えたりしていると、
デコード方式の論理合成結果になった。
何だったんだろう。

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2008年07月22日(火)†

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PACEの使い方が分かっていない?†

配置配線のピン配置を決める時に、「PACE」というソフトが使う。
このソフトでピン配置を決めて、後にポートリストを変更後、
再度ピン配置を決めると前のピン配置のデータが残ってしまうようだ。

しかも、ピン配置を変更しても、どこかにデータが残っているらしく、
必ず警告に遭遇してしまう。

top.ucfを直接見ても、何も書いていないはずのピンにエラーが・・・
よく分からない。

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2008年07月11日(金)†

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表面実装部品のはんだづけ†

秋田先生にコツを教えてもらいチャレンジ
結構時間がかかったけど、コツを掴めば、SDRAMのはんだづけはスムーズに終わった。

が、カメラモジュールの半田付けがうまくいかない。
問題は、ランドの位置と、カメラモジュールにわずかな隙間ができてしまうようだ。

PCBEで設計する時にぴったりにしすぎたせいのようだ。
何か解決方法を考えなければ。。


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