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過去の日記†

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kondoへのコメント†

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2008年09月26日(金)†

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Behavioral Simulationに失敗するFATAL_ERROR†

FATAL_ERROR:Simulator:Fuse.cpp:164:$Id: Fuse.cpp,v 1.35.4.4.2.1 2008/05/02
FATAL_ERROR:Simulator:Fuse.cpp:164:$Id: Fuse.cpp,v 1.35.4.4.2.1 2008/05/02 17:57:52 jimmyw Exp $ - Failed to link the design	Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

こうなってしまうと、Clean up Projectをしても、ISEを再起動をしても駄目みたい。
プロジェクトを作り直すのが最良か。

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Div[0]を使っていないという警告†

CLKを分周するHDLを書いた。
Div[0]を使っていないという警告が出る。
無視してもいい警告のようだが、消したい。

/*
CLKgen
	先生からもらったプログラムを参考にした
	cntの値が何から始まるか分からないので、最初のクロックはいつ立ち上がるか不明(特に問題なし)
*/
module CLKgen( CLKi , CLKo , Div);
	input CLKi; //Clock input
	input [9:0] Div; //10bit => 1024 divider
	output CLKo; //Clock output
	
	reg [8:0] cnt;
	reg CLKo;
	
	wire [8:0] Div2;
	assign Div2 = Div[9:1] ; //posedgeで動作するため、すでに2分周されている。そのため、Divを2で割っておく
	
	always @( posedge CLKi ) begin
		if( cnt == Div2 ) begin
			CLKo <= ~CLKo;
			cnt <= 0;
		end
		else begin
			cnt <= cnt + 1 ; 
		end
	end
	
endmodule
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駄目な対処法1･･･wireで適当な信号線を定義して、つないでみる。†

assign Div_Dummy = Div[0];

これでもDiv_Dummyが出力されていないから、Div_Dummyに警告が出る
これを消すには、Outputで無駄に信号線を出すしかないか。

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駄目な対処法2･･･シフトしてみる†

always @( Div ) begin
		Div2 = Div >> 1 ;
	end

ビットシフトするように書いたが、やはりDiv[0]は使われていないという警告消えず。

う〜ん、悩ましい。
とりあえず、警告が出るモジュールだということを記録しておいて、使おう。

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posedgeを消してみると†

これでも動きそうだけど、分からない警告が出る。

module CLKgen( CLKi , CLKo , Div);
	input CLKi; //Clock input
	input [9:0] Div; //10bit => 1024 divider
	output CLKo; //Clock output
	
	reg [9:0] cnt;
	reg CLKo;

	
	always @( CLKi ) begin
		if( cnt == Div ) begin
			CLKo <= ~CLKo;
			cnt <= 0;
		end
		else begin
			cnt <= cnt + 1 ; 
		end
	end
	
endmodule

今度はこの警告が出た。

 "top.v" line 36: One or more signals are missing in the sensitivity list of always block. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification.

センシティビティリストの理解が間違っているのかも。。

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警告は出来る限り減らす†

今まで警告が多すぎて、ほぼ無視してきた。
だけど、警告を見れば、ビット幅のミスなども無くせるので、
出来る限り警告を減らしていくようにしようと思う。

警告が出る場合は、理解して、しっかりメモしておく。
最悪、理解できなくても、警告を記録する。

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2008年09月21日(日)23日(火)†

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モジュール化の続き†

(前まで1つのモジュールで作成していた)SDRAMに1バイト書込読込のHDLを、以下のモジュールに分割するHDLを書いた。

ステートマシンの状態遷移もしていない。
CLKだけは正常に生成されている。

いろいろやってみるが、解決できず。
困った。
明日、新しくHDLを書き直してみよう。

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