![[PukiWiki]](image/MakeLSI64.png "[PukiWiki]")
(2015/1/6)まだ作成途中なので、もう少しお待ちください・・・ * インストールと準備 [#g3a2c5a9] CADツールのWGexと関連ファイル一式は、設計試作に参加される方にのみ配布しております。（動作環境はWindowsのみ（仮想マシンなども可）、です。ご了承ください） WGex開発者の東大・浅田邦博先生より、配布先リストの管理を使用条件とされていますので、お手数をおかけしますが、akita@is.t.kanazawa-u.ac.jp まで、「お名前（本名でお願いします）」と「連絡先（メールアドレス）」をご連絡ください。折り返し、一式ファイルをお送りします。なお実際の設計試作に加わることは条件ではありませんので、雰囲気をみるだけ、でも結構です。 ファイル一式を受け取られたら、適当な場所（作業フォルダが望ましい）に展開し、その中のフォルダ「Moses」内の「wgex.exe」のショートカットを、デスクトップ等に作成します。そのショートカットをダブルクリックして起動します。 * レイアウト設計の基礎知識 [#mf8f165e] LSIの設計は、最終的には「マスクデータ」と呼ばれる図形データをつくることになります。つまり「長方形」を、いくつかの「レイヤ」（色）ごとに、ルールに従って描いていく、ということになります。 言い換えれば、設計するものは回路でなくても、ルールさえ満たしていれば、単なる図形でも構いません。 この図形データを、実際には「レイヤ」ごとに図形データとして分離し、写真原板として半導体の製造工程を進めてLSIを作っていくことになります。 ここでは、MOSトランジスタを含む電子回路を設計するために最低限必要なことがらにしぼってまとめておきます。詳しいことは、必要であれば半導体・集積回路の専門書をご参照ください。 * CAD(WGex)の基本操作 [#we5eaa8b] ファイル一式の中のフォルダ「Moses」の中の「MOSES_READEME.PDF」が、浅田先生作のWGexの公式(?)マニュアルです。ただ、詳しすぎるので、以下に要点をまとめておきます。基本的には、これらの操作だけで十分なはずです。 まず起動後、ファイル→新規作成で、空のファイルを開き、ここで操作に慣れましょう。 まず「右クリック」で、レイヤ選択や操作選択のメニューを開きます。 #ref(./wgex1.png,20%) [[./ショートカットキー]] * MOSトランジスタの設計 [#m0a380d8] #ref(./actn.jpg,20%) #ref(./cs-actn.png,20%) #ref(./actp.jpg,20%) #ref(./cs-actp.png,20%) #ref(./nmos.jpg,20%) #ref(./cs-nmos.png,20%) #ref(./pmos.jpg,20%) #ref(./cs-pmos.png,20%) #ref(./m1m2.jpg,20%) #ref(./cs-m1m2.png,20%) * デザインルールチェック(DRC) [#b163fe5b] #ref(./toolbar-drc.png) #ref(./drc1.png,20%) #ref(./drc2.png,20%) #ref(./drc3.png,20%) #ref(./drc4.png,20%) #ref(./drc5.png,20%) #ref(./drc6.png,20%) #ref(./drc7.png,20%) * インバータの設計 [#s0353eed] #ref(./inv.jpg,20%) * 回路抽出とシミュレーション [#ef04fd54] #ref(./toolbar-cex.png) LTspice http://www.linear-tech.co.jp/designtools/software/#LTspice #ref(test.sp) * SPICE FET model .lib 'mos_tt.lib' mfet1 0 3 2 2 pch w=6u l=2u mfet2 0 3 1 1 nch w=6u l=2u .end ** Net name table ** *$ OUT 0 *$ GND 1 *$ VDD 2 *$ IN 3 #ref(./sim1.png,20%) #ref(./sim2.png,20%) #ref(./sim3.png,20%) #ref(./sim4.png,20%) * SPICE FET model .lib 'mos_tt.lib' mfet1 2 1 0 0 nch w=6u l=2u vgs 1 0 0v vds 2 0 5v .dc vds 0 5 0.1 vgs 0 5 1 .save I(vds) .end http://www-lab.ee.uec.ac.jp/text/spice/command.html#analysis * LSIチップ全体のレイアウト [#f89d0a8c] 今回製造を予定している北九州ひびきのでは、3.2mm x 3.2mmのLSIチップをつくります。ただしその周辺は、外部の回路に接続するためのパッドという電極領域があるため、実質的に使える領域は2.5mm x 2.5mm (2500um x 2500um)程度です。それを設計試作に参加する皆さんで相乗りすることになります。したがって一人であまり大きな領域を使ってしまうと、全体が入らなくなってしまうため、今回の試作に乗らない可能性があることはご了承ください。みなさんの設計したレイアウトデータをまとめて全体に乗せる作業は、秋田が行います。面積割り振りの調整や設計締切などは、秋田に一任してください。
