kondo/2008年9･10･11月

kondo

2008年11月27日(木) 28日(金)†

どうも最近、前と同じようなミスをして、時間を潰している。
ここは、初心に返って、HDLを出力信号名を分かりやすくしたり、コメントを追加したりしよう。急がば回れ、だ。

あと、今年も１ヶ月だ。
11月はゆっくり進めすぎたかも、と反省。こんなとこで時間かけている場合じゃない
がんばって、今年中にセンサノードを仮完成させたい。

リフレッシュ状態の修正†

前に作ったリフレッシュ状態が25MHzでは動作しないので、修正

リフレッシュ後に66ns開ける必要があるため、AUTOリフレッシュ後にNOPを出力するように変更する。

論理シミュレーションに失敗する時→論理合成でエラーを確認する†

論理シミュレーションをするが、どうしても不定値が出力される。
文法も問題ないし、よく分からなかった。
結局、論理合成をやってみて、問題が分かった。
RAS、CASが、topの中で、複数でドライブされていたのが原因だった。

どうやら論理シミュレーションでは、配線のチェックまではしてくれないようだ(そりゃそうか)。
論理シミュレーションに失敗する場合は、必ず論理合成して確認する。

後は、モジュール単体での論理シミュレーションをやって、
全体シミュレーションをやればtopに問題があることには気づけたはず。。

論理シミュレーションに失敗する場合の対策

1. 論理合成をやってみてエラーや警告を確認する。
2. 単体シミュレーション、全体シミュレーションを行って、問題の切り分け

論理シミュレーションの良いところは、わざわざ論理合成をせずとも
動作を確認できるところだと思うので、微妙な修正を加えた時などは、
そのまま論理シミュレーションする。
不定値が出てきた場合は、信号がぶつかっていると考えて、
論理合成をかけてみよう。

[2008-11-28-top]11-02-topの可読性を上げる、変数とモジュール化の見直し†

どうも自分が書いたHDLが見にくい。
出力信号のルールなどが定まっていない時の部分が残っているためか。

各モジュールの先頭の文字を階層識別文字とする。

例：READモジュールの階層識別文字は、"r"

各ブロックの出力端子名は、"<階層識別文字>"+"_"とする。

例：READモジュールの出力信号名は、"r_出力信号名"

参考資料：RTL設計スタイルガイド Verilog HDL編 第2版

こうすることでデバッグがかなり楽になる。
モジュール間のつながりが非常に分かりやすいからである。

あとは、基本的なことだけど、

• いろいろコメントを追加する

2008年11月20日(木)†

ものづくり実践プロジェクトとか、TAとかで、
あっという間に時間が過ぎてしまった。。orz

SDRAMのデータシート読み[L303]†

よく考えてみると、メモリインタリーブをすれば、タイムラグなしに
読込が可能だということに気づいた。

そこで、FullpageBurstをする前にもう一度データシートを読んだ。

SDRAMのデータシートメモ†

• インタリーブすればタイムラグなしの読み書きを実現可能
  • ただし、FPGA側のアドレス指定が少し煩雑
  • FullPageBurstで間に合わない場合は要検討

• FullPageBurst
  • アドレス指定を除いて処理を高速化可能
  • オートプリチャージ機能なし

• セルフリフレッシュ
  • パワーダウン時に使用することになりそう。

• CASレイテンシの原因がセンスアンプなどにあることが分かった
  • 同時にDQMなどの動作がREAD時とWRITE時に違う挙動を示すのは、センスアンプなどが原因であることが理解できた。

2008年11月08日(土)†

UARTで、PCからLED制御する†

2008-11-08-UARTRX_Chage
LEDの点灯を、PCからUART経由で、制御する。
お、これは便利だ。

デバッグ時に、UART経由で操作できれば、効率がアップできるかも。

2008年11月07日(金)†

verilogで例外処理を書いた方が良いかも†

今は、

• if(リセット)else(){その他の処理}
• if(リセット)else if(!リセット)else{例外処理}とした方が確実か。
  例外というのは、突如信号が不定値になった場合など。

2008年10月23日(木)†

SDRAMの残りの作業†

たぶん、それほど時間はかからないと思う。

• リフレッシュ状態の追加
  • 15usごとにリフレッシュ状態を呼び出し
  • AUTOリフレッシュなので、何も考えずに呼び出せば良い
• 指定したバイト数を書き込めるように変更

SDRAM,バースト動作で4バイト書込,読込して、PCで確認(UART)†

バースト動作で4バイト書込、読込をした。
さらに、この前作ったUARTモジュールで、PCで表示させ確認する。
ようやく成功。。

しかし、なぜか1バイト目がうまく表示されない、
原因は、READモジュールからUARTに値を渡すタイミングが1CLK分ずれていたようだ。

2008年10月20日(月)†

CLK生成回路にリセット信号は不必要†

今までは、発振器からクロックを生成するモジュールに、リセット信号を入れていた。
理由は、ビヘイビアシミュレーションをする時に初期値を与えるため、だった。

でも、しょうたさんと話して、initial文で、初期値が与えられることを知る。
まだまだ勉強不足だった。
STARCの本を、読んで勉強しよう。

2008年10月18日(土)†

UART状態を追加†

4バイトバースト動作で書込、読込するSDRAMのテストモジュールに、
作成した連続読み込みできるUARTモジュールを使った状態、を追加する

2008年10月10日(金)†

バースト動作の確認†

連続した4バイトの書込、読込に成功した。

2008年10月09日(木)†

リフレッシュを15.625usごとに必要†

25Mを32分周で、1.28uのCLKを利用している。
12回に1回リフレッシュしないといけないのか。

2008年09月26日(金)†

Behavioral Simulationに失敗するFATAL_ERROR†

FATAL_ERROR:Simulator:Fuse.cpp:164:$Id: Fuse.cpp,v 1.35.4.4.2.1 2008/05/02
FATAL_ERROR:Simulator:Fuse.cpp:164:$Id: Fuse.cpp,v 1.35.4.4.2.1 2008/05/02 17:57:52 jimmyw Exp $ - Failed to link the design	Process will terminate. For technical support on this issue, please open a WebCase with this project attached at http://www.xilinx.com/support.

こうなってしまうと、Clean up Projectをしても、ISEを再起動をしても駄目みたい。
プロジェクトを作り直すのが最良か。

Div[0]を使っていないという警告†

CLKを分周するHDLを書いた。
Div[0]を使っていないという警告が出る。
無視してもいい警告のようだが、消したい。

/*
CLKgen
	先生からもらったプログラムを参考にした
	cntの値が何から始まるか分からないので、最初のクロックはいつ立ち上がるか不明(特に問題なし)
*/
module CLKgen( CLKi , CLKo , Div);
	input CLKi; //Clock input
	input [9:0] Div; //10bit => 1024 divider
	output CLKo; //Clock output
	
	reg [8:0] cnt;
	reg CLKo;
	
	wire [8:0] Div2;
	assign Div2 = Div[9:1] ; //posedgeで動作するため、すでに2分周されている。そのため、Divを2で割っておく
	
	always @( posedge CLKi ) begin
		if( cnt == Div2 ) begin
			CLKo <= ~CLKo;
			cnt <= 0;
		end
		else begin
			cnt <= cnt + 1 ; 
		end
	end
	
endmodule

駄目な対処法1･･･wireで適当な信号線を定義して、つないでみる。†

assign Div_Dummy = Div[0];

これでもDiv_Dummyが出力されていないから、Div_Dummyに警告が出る
これを消すには、Outputで無駄に信号線を出すしかないか。

駄目な対処法2･･･シフトしてみる†

always @( Div ) begin
		Div2 = Div >> 1 ;
	end

ビットシフトするように書いたが、やはりDiv[0]は使われていないという警告消えず。

う〜ん、悩ましい。
とりあえず、警告が出るモジュールだということを記録しておいて、使おう。

posedgeを消してみると†

これでも動きそうだけど、分からない警告が出る。

module CLKgen( CLKi , CLKo , Div);
	input CLKi; //Clock input
	input [9:0] Div; //10bit => 1024 divider
	output CLKo; //Clock output
	
	reg [9:0] cnt;
	reg CLKo;

	
	always @( CLKi ) begin
		if( cnt == Div ) begin
			CLKo <= ~CLKo;
			cnt <= 0;
		end
		else begin
			cnt <= cnt + 1 ; 
		end
	end
	
endmodule

今度はこの警告が出た。

 "top.v" line 36: One or more signals are missing in the sensitivity list of always block. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification.

センシティビティリストの理解が間違っているのかも。。

警告は出来る限り減らす†

今まで警告が多すぎて、ほぼ無視してきた。
だけど、警告を見れば、ビット幅のミスなども無くせるので、
出来る限り警告を減らしていくようにしようと思う。

警告が出る場合は、理解して、しっかりメモしておく。
最悪、理解できなくても、警告を記録する。

2008年09月21日(日)23日(火)†

モジュール化の続き†

(前まで1つのモジュールで作成していた)SDRAMに1バイト書込読込のHDLを、以下のモジュールに分割するHDLを書いた。

• INITIAL
• READ
• WRITE
  内容そのものを変えたわけではないので、シミュレーション結果は正常だが、
  実機上では正常に動作しない。

ステートマシンの状態遷移もしていない。
CLKだけは正常に生成されている。

いろいろやってみるが、解決できず。
困った。
明日、新しくHDLを書き直してみよう。